Szczegóły publikacji

Opis bibliograficzny

A 529-$\mu$W fractional-N all-digital PLL using TDC gain auto-calibration and an inverse-class-F DCO in 65-nm CMOS / Peng Chen, Xi Meng, Jun Yin, Pui-In Mak, Rui P. Martins, Robert Bogdan STASZEWSKI // IEEE Transactions on Circuits and Systems. I, Regular Papers ; ISSN 1549-8328. — 2022 — vol. 69 no. 1, s. 51–63. — Bibliogr. s. 61–62, Abstr. — Publikacja dostępna online od: 2021-07-26. — R. B. Staszewski - afiliacja: University of Science and Technology, Krakow; dod. afiliacja: University College Dublin, Ireland

Autorzy (6)

Słowa kluczowe

DCOADPLLphase noiselow powerIoTBluetooth LEinverse class FDTCTDCfractional-N PLL

Dane bibliometryczne

ID BaDAP139377
Data dodania do BaDAP2022-03-07
Tekst źródłowyURL
DOI10.1109/TCSI.2021.3094094
Rok publikacji2022
Typ publikacjiartykuł w czasopiśmie
Otwarty dostęptak
Creative Commons
Czasopismo/seriaIEEE Transactions on Circuits and Systems, I, Regular Papers

Abstract

This paper presents an ultra-lower-power (ULP) digital-to-time-converter (DTC)-assisted fractional-N all-digital phase-locked loop (ADPLL) suitable for IoT applications. A proposed hybrid time-to-digital converter (TDC) extends the vernier-TDC input range with little power overhead in order to overcome the stability issue in the conventional architectures. The hybrid TDC also facilitates a background gain calibration to achieve a stable in-band phase noise insensitive to process, voltage, and temperature (PVT) variations. The implementation of a buffer-cascaded DTC simplifies the design complexity of the fractional-N operation. The ADPLL also features a 200 mu W low-phase-noise inverse-class-F (class-F-1) digitally controlled oscillator (DCO) without the need of two-dimensional (2-D) capacitor tuning for frequency alignment of the fundamental and 2nd-harmonic. Fabricated in 65-nm CMOS, the ULP ADPLL prototype achieves 868 fs(rms) jitter in a fractional-N channel when consuming only 529 mu W, corresponding to a figure-of-merit (FoM) of -244dB.

Publikacje, które mogą Cię zainteresować

artykuł
#138983Data dodania: 9.2.2022
Mismatch analysis of DTCs with an improved BIST-TDC in 28-nm CMOS / Peng Chen, Jun Yin, Feifei Zhang, Pui-In Mak, Rui P. Martins, Robert Bogdan STASZEWSKI // IEEE Transactions on Circuits and Systems. I, Regular Papers ; ISSN 1549-8328. — 2022 — vol. 69 no. 1, s. 196–206. — Bibliogr. s. 204–205, Abstr. — Publikacja dostępna online od: 2021-08-27. — R. B. Staszewski - afiliacja: University of Science and Technology, Krakow; dod. afiliacja: University College Dublin, Ireland
artykuł
#74757Data dodania: 16.9.2013
Energy efficient low-noise multichannel neural amplifier in submicron CMOS process / P. KMON, P. GRYBOŚ // IEEE Transactions on Circuits and Systems. I, Regular Papers ; ISSN 1549-8328. — 2013 — vol. 60 no. 7, s. 1764–1775. — Bibliogr. s. 1774–1775, Abstr.