Szczegóły publikacji
Opis bibliograficzny
Układy mnożące przez stały współczynnik implementowane w układach programowalnych FPGA — Constant coefficient multiplication in FPGA structures / Kazimierz WIATR, Ernest JAMRO // Kwartalnik Elektroniki i Telekomunikacji = Electronics and Telecommunications Quarterly ; ISSN 0867-6747. — 2001 — t. 47 z. 2, s. 233–253. — Bibliogr. s. 252, Summ.
Autorzy (2)
Słowa kluczowe
Dane bibliometryczne
| ID BaDAP | 7744 |
|---|---|
| Data dodania do BaDAP | 2002-01-28 |
| Tekst źródłowy | URL |
| Rok publikacji | 2001 |
| Typ publikacji | artykuł w czasopiśmie |
| Otwarty dostęp |  |
| Czasopismo/seria | Kwartalnik Elektroniki i Telekomunikacji = Electronics and Telecommunications Quarterly |
Abstract
This paper investigates different architectures implementing bit-parallel constant coefficient multiplication in FPGA structures. At first the multiplierless multiplication (MM) architectures employing Canonic Sign Digit (CSD) and sub-structure sharing methods are addressed, and a novel algorithm for the conversion from two's complement to CSD is presented. In the second part of this paper the Look up table based Multiplication (LM) is investigated. Correspondingly, the usage of different memory modules and finding the optimal combination of the memory and adders are considered. The LM architecture consideres also reduction of the address width for each memory cell and the possibility of memory sub-structure sharing (the search for the same memory cells is implemented). Finally the implementation results for Xilinx XC4000 and Virtex families are presented. As a result, the MM generally suprasses the LM architecture, however the actual choice between these two architectures is coefficient and input parameters dependent.
Streszczenie
Poniższy artykuł przedstawia różne architektury równoległe układów mnożących o stałym współczynniku mnożenia, implementowanych w układach programowalnych FPGA. W pierszej części artykułu zostały opisane układy mnożące bezmnożne MM (ang. Multiplierlees Multiplication). Uklady MM wykorzystują reprezentacje kanoniczną cyfry ze znakiem CSD (ang. Canonic Sign Digit) lub / i dzielnie wspólnej podstruktury SS (ang. Sub-structure Sharing). Opisany został również nowy, zoptymalizowany pod kątem generowanego układu MM algorytm konwersji z kodu uzupełnień do dwóch do reprezentacji CSD. Druga część artykułu została poświęcona układom mnożącym wykorzystującym pamięć typu LUT (ang. Look-Up Table) i nazywanym w skrócie LM (ang. LUT based Multiplication). W konsekwencji opisano wykorzystywanie różnych modułów pamięci oraz znajdowanie optymalnej kombinacji pamięć – układ dodający. Dla układów mnożących LM rozważona została równiez redukcja szerokości magistrali adresowej dla każdej komórki pamięci jak również możliwość dzielenia wspólnej pamięci dla komórek pamięci o tej samej zawartości. W ostatniej części artykułu podano wyniki implementacji dla układów firmy Xilinx serii XC4000 oraz Virtex.
