Szczegóły publikacji
Opis bibliograficzny
Implementacja standardu szyfrowania AES w układzie FPGA dla potrzeb sprzętowej akceleracji obliczeń — The AES ciper standard implementation on FPGA for hardware accelerated computing / Artur Gielata, Paweł RUSSEK, Kazimierz WIATR // Pomiary, Automatyka, Kontrola / Stowarzyszenie Inżynierów i Techników Mechaników Polskich. Sekcja Metrologii, Polskie Stowarzyszenie Pomiarów Automatyki i Robotyki POLSPAR ; ISSN 0032-4140. — 2007 — vol. 53 nr 5, s. 48–50. — Bibliogr. s. 50, Streszcz., Abstr. — KNWS'07 : informatyka – sztuka czy rzemiosło : czwarta Konferencja Naukowa oraz Warsztaty Szkoleniowe Instytutu Informatyki i Elektroniki : Szklarska Poręba, 22–25 maja 2007 r. / pod red. nauk. Mariana Adamskiego ; Uniwersytet Zielonogórski. Instytut Informatyki i Elektroniki. — Warszawa : Agenda Wydawnicza SIMP, 2007
Autorzy (3)
- Gielata Artur
- AGHRussek Paweł
- AGHWiatr Kazimierz
Słowa kluczowe
Dane bibliometryczne
| ID BaDAP | 32881 |
|---|---|
| Data dodania do BaDAP | 2007-05-11 |
| Rok publikacji | 2007 |
| Typ publikacji | referat w czasopiśmie |
| Otwarty dostęp |  |
| Czasopismo/seria | Pomiary Automatyka Kontrola |
Streszczenie
Tematem artykułu jest implementacja standardu szyfrowania danych AES-128 w układach reprogramowalnych FPGA. W systemach, gdzie wymagana jest duża szybkość szyfrowania informacji implementacje programowe okazują się zbyt wolne. W związku z tym zachodzi konieczność sprzętowej akceleracji obliczeń, a idealnym rozwiązaniem jest wykorzystanie do tego celu możliwości, jakie dają układy reprogramowalne FPGA. Do implementacji w języku VHDL wybrana została podstawowa wersja algorytmu określonego w standardzie AES. W celu uzyskania maksymalnej szybkości szyfrowania zastosowana została architektura potokowa modułu.
Abstract
In this paper we investigate hardware implementation of AES-128 cipher standard on FPGA technology. In many network applications software implementations of cryptographic algorithms are slow and inefficient. To solve the problems custom architecture in reconfigurable hardware was used to speed up the performance and flexibility of Rijndael algorithm implementation. We aimed at achieving the maximum speed and efficiency of cipher process, therefore pipeline architecture of AES module was proposed. The investigations involved simulations and synthesis of VHDL code utilizing Virtex4 series of Xilinx.
