Szczegóły publikacji
Opis bibliograficzny
Implementacja układów dodających wchodzących w skład konwolwera w układach programowalnych FPGA — Efficient FPGA implementation of adders as a part of convolvers / Kazimierz WIATR, Ernest JAMRO // Kwartalnik Elektroniki i Telekomunikacji = Electronics and Telecommunications Quarterly ; ISSN 0867-6747. — 2002 — t. 48 z. 3/4, s. 571–589. — Bibliogr. s. 588–589, Summ.
Autorzy (2)
Słowa kluczowe
Dane bibliometryczne
| ID BaDAP | 11736 |
|---|---|
| Data dodania do BaDAP | 2003-02-12 |
| Tekst źródłowy | URL |
| Rok publikacji | 2002 |
| Typ publikacji | artykuł w czasopiśmie |
| Otwarty dostęp |  |
| Czasopismo/seria | Kwartalnik Elektroniki i Telekomunikacji = Electronics and Telecommunications Quarterly |
Abstract
Addition is a fundamental operation for the constant coefficient convolutions (FIR filters). In FPGAs, addition should be carried out employing ripple-carry adders rather than carry-save adders as it is the case for ASIC designs. Therefore different adder optimisation techniques are required as a result Exhaustive Search and Greedy Algorithm have been implemented. Different convolver architectures and consequently different input parameters, e.g. input width, correlation between different inputs, are described.
Streszczenie
Operacja dodawania jest podstawową operacją wykonywaną podczas obliczania operacji konwolucji (filtracji typu FIR) o stałych współczynnikach. W układach FPGA operacja dodawania powinna być implementowana z wykorzystaniem układu dodającego z przeniesieniem skrośnym RCA (ang. Ripple Carrry Adder), w porównaniu z układami ASIC, dla których optymalną architekturą jest układ dodający z przechowaniem przeniesienia CSA (ang. Carry Save Adder). W konsekwencji w niniejszym opracowaniu zostały przedstawione różne algorytmy znajdujące optymalną sieć połączeń w bloku dodającym: przeszukiwania wyczerpującego ES (ang. Exhaustive Search), algorytmu zachłannego GrA (ang. Greedy Algorithm). Ponadto zostały przedstawione różne architektury układu konwolwera w układach FPGA oraz ich wpływ na parametry wejściowe układu dodającego, w szczególności zakresu danych wejściowych (wartość minimalna i maksymalna) oraz korelacji pomiędzy wejściami.
